내머리속

제목 : Ultra View System프로젝트 기간 : 2024.06.25~2024.06.30팀원 : 4명사용 언어 : Verilog, SystemVerilog, C프로젝트 목표 :  1. TIM Peripheral 설계 및 Servo motor 동작 & 각도 값 환산 및 출력, 거리에 따라 Buzzer 동작  2. Ultrasonic Peripheral 설계 및 측정 거리 FND 출력  3. VGA background / Scan line / Target 구현결과 동영상 : 하만 세미콘 아카데미 프로젝트 발표회 :https://it.chosun.com/news/articleView.html?idxno=2023092119049 관련 파일: PPT 자료로 발표를 하였지만 파일 크기 문제로 PDF 파일로 ..

제목 : Design RISC-V CPU with Simple Bus & Peripherals프로젝트 기간 : 2024.06.05~2024.06.10팀원 : 4명사용 언어 : SystemVerilog프로젝트 목표 :  1. RISC-V CPU와 Simple BUS의 구현 및 검증  2. RISC-V RV32I를 적용한 계산기 설계  3. Multi-Cycle을 적용한 RISC-V 아키텍처 설계  4. GPI, GPIO, UART, FND 주변장치 통합결과 동영상 : 관련 파일: PPT 형식으로 발표자료를 구성하였지만 파일 크기 문제로 pdf 형식으로 올립니다.

제목 : FPGA를 활용한 Clock, Stopwatch 모듈 설계 및 검증프로젝트 기간 : 2024.05.22~2024.05.27팀원 : 4명사용 언어 : Verilog, SystemVerilog프로젝트 목표 :  1. FPGA Board에 Clock, Stopwatch 구현  2. Button과 UART를 사용한 제어  3. Systemverilog를 활용한 UART, Clock, Stopwatch 검증결과 동영상 : 관련 파일: PPT 형식 발표자료였지만 파일 크기 문제로 인해 pdf로 올립니다.

Button Detector의 posedge를 감지해 AXI4 Lite에 있는 Register 안에 넣기 → FIFO 이용하기 buttonDetector_v1_0_S00_AXI.v  buttonDetector_v1_0.v

내가 만든 모듈을 IP로 만들 수 있고, 제공해주는 IP를 사용가능하다.기본 옵션 값 설정 - 우리는 Lite, Slave 등으로 설 Verify Peripheral IP using AXI4 VIP : 검증 ip_repoip_repo - axi_lite_template_1.0 - hdl에 파일 저장 axi3_lite_template_v1_0.v`timescale 1 ns / 1 ps module axi4_lite_template_v1_0 # ( // Users to add parameters here // User parameters ends // Do not modify the parameters beyond this line // Parameters of Axi Slave Bus Interfa..

MicroBlaze : Soft Core[CPU], 32KBmdm_1 : debugrst_clk_wiz_1_100M : RCCclk_wiz_1 : clocking wizard - 외부 clk을 받아 증폭시켜준다. PLL 회로 들어있다.   uart 추가 : 기본으로 들어가야함.basys3의 값에 맞춰서 설정한다.baudrate : 9600 AXI Interconnect가 생긴다.Memory Mapping을 하는 역할을 한다. → 주변 장치가 여기에 연결된다.  gpio 추가 최종 designcheck box를 눌러 Validate Design을 확인한다.  Create HDL Wrapper design_1_wrapper.vport list를 확인한다.xdc file을 수정한다. constraint bit..

Microblaze: Xilinx에서 제공하는 소프트 프로세서 코어. FPGA에서 구현 가능한 32비트 RISC 프로세서. - 소프트 프로세서 코어 : 프로그래머블 논리 장치[예: FPGA]에서 구현될 수 있는 프로세서 코어.Microblaze GPIO: FPGA의 외부 핀 또는 내부 논리와 통신하는데 사용한다. 기본적으로 단순한 디지털 신호를 읽고 쓰는 기능을 제공한다.  Microblaze GPIO 설정 방법 [ LED 16개 ON ]1. block design에서 microblaze를 추가한다. 2. Run Block Automation에서 Local Memory를 설정하여 Flash Memory를 설정한다.(Flash Memory : 전기적으로 데이터를 지우고 다시 기록할 수 있는 비휘발성 컴퓨터..

UVM Phase 순서: phase  구간, 시간 → 각 구간의 타이밍 조절하며 순서를 정한다.각 phase마다 위의 순서대로 실행이 되며, phase이 존재하지 않을 경우 무시하고 다음 phase을 진행한다.task로 구현 : run, reset, configure, main, shutdown - 시뮬레이션 시간동안 실행되는 복잡한 동작을 수행한다. 시간 경과에 영향을 미친다.function으로 구현 : 그 외 - 주로 짧고 빠르게 실행되는 작업을 수행한다. uvm 환경에서 설정, 상태 확인, 간단한 데이터 처리를 한다.AXI_Memory.sv`timescale 1ns / 1psmodule AXI_Slave_Memory ( // Global Signal input logic A..

ALU UVM 검증input [31:0] ainput [31:0] binput opoutput [31:0] resultop : 1'b0 → result = a + bop : 1'b1 → result = a - b adder.sv`timescale 1ns / 1psmodule adder$input logic [31:0] a, input logic [31:0] b, input logic op, output logic [31:0] result$; always_comb begin case $op$ 1'b0: result = a + b; 1'b1: result = a - b; endcase endendmod..

UVM $Universal Verification Methodology$: 범용 검증 방법, 반도체 산업에서 복잡한 ASIC 및 FPGA 설계 검증에 사용된다.클래스 기반 구조 : 검증 형식을 미리 만들어놓고 그 형식에 맞춰 동작시킨다.테스트벤치 계층화  : 여러 계층으로 구성되어 있으며 특정 작업을 수행한다. agent, driver, sequencer, monitor 등이 있다.디버깅 : 에러를 조기에 발견하고 수정하여 제품의 신회성을 높이며, 시간을 단축시킬 수 있다→ Class 객체지향$OOP$ 기능을 사용하여 SystemVerilog를 사용한다.$SystemVerilog는 verlog, c++, Java 언어 영향을 받은 언어이다.$ UVM Interface & classInterface :..