내머리속

R1 = 0R2 = 0R3 = 1R1 = R1 + R3 = 0 + 1 = 1R2 = R2 + R3 = 0 + 1 = 1R3 = R1 - R2 = 1 - 1 = 0R4 = R1 & R3 = 1 & 0 = 0R5 = R2 | R3 = 1 | 0 = 1R6 = R1 + R2 = 1 + 1 = 2R7 = R2 + R6 = 1 + 2  = 3output = R7Control Signal Truth TableInstructionstateRFSrcMuxSelwewaddr[2:0]raddr[2:0]raddr2[2:0]op[1:0]OutLoadR1 = 0S001100x0R2 = 0S101200x0R3 = 1S211300x0R1 = R1 + R3S30111300R2 = R2 + R3S40122300R3 = R1 - R2S..

RA : Read AddressRD : Read DataWA : Write AddressWD : Write DataWE : Write EnableR0 : 0 값 고정R1 ~ R3 : R/W 사용  DataPath`timescale 1ns / 1psmodule DataPath ( input clk, input reset, input RFSrcMuxSel, input we, // write enable input [1:0] raddr1, input [1:0] raddr2, input [1:0] waddr, input OutLoad, output Le10, output [7:0] outPort); logic [7:0] w_AdderResult, w..

c언어i = 0;sum = 0;while (i   Control Signal Truth TableInstructionISrcMuxSelSumSrcMuxSelILoadSumLoadAdderSrcMuxSelOutLoadi = 0, sum = 00011x0ILe 10xx00x0sum = sum + ix10100i = i + 11x1010output = sumxx00x1haltxx00x0 DataPath.v`timescale 1ns / 1psmodule DataPath( input clk, input reset, input ASrcMuxSel, input ALoad, input OutBufSel, output ALt10, output [7:0] out ); wir..

Computer Architecture Approach: 컴퓨터의 명령어 집합 구조[Instruction Set Architecture, ISA], 프로세서의 명령어 처리 방식으로 CISC와 RISC가 있다.CISC [Complex Instruction Set Computer]: 복잡한 명령어 세트를 사용하는 컴퓨터 아키텍쳐로, 하나의 명령어로 여러 단계의 작업을 수행할 수 있도록 설계되었다.유연성  : 다양한 고급 명령어를 통해 복잡한 작업을 단순화할 수 있다.메모리 효율성 : 더 적은 수의 명령어로 작업을 수행할 수 있어 코드 크기가 작을 수 있다.복잡성 증가 : 명령어 세트가 복잡해지면서 CPU 설계와 구현이 어려워진다.많은 클럭 사이클 소요 : 복잡한 명령어 처리는 더 많은 클럭 사이클을 소모할 ..

uart_tx`timescale 1ns / 1psmodule uart_tx ( // PC input clk, input reset, input start, input [7:0] tx_data, output tx, output tx_done); wire w_br_tick; baudrate_generator U_BAUDRATE_GEN ( .clk(clk), .reset(reset), .br_tick(w_br_tick) ); transmitter U_Transmitter ( .clk(clk), .reset(reset), .br_..

uart`timescale 1ns / 1psmodule uart ( // PC input clk, input reset, // Transmitter output tx, input start, input [7:0] tx_data, output tx_done, // Receiver input rx, output [7:0] rx_data, output rx_done); wire w_br_tick; wire [7:0] w_rx_data; baudrate_generator U_BAUDRATE_GEN ( .clk(clk), .res..

FIFO (First-In, First-Out): 데이터가 입력된 순서대로 출력되는 queue 구조를 가진 메모리 관리 방식이다. read 하는 속도와 write 하는 속도가 다를 때 일반적으로 사용한다. First-In, First Out : 가장 먼저 입력된 데이터가 가장 먼저 출력되는 방식이다.Queue : 한쪽 끝에서는 데이터를 입력(enqueue)하고 반대쪽 끝에서는 데이터를 출력(dequeue)한다. 1. 'A' 입력 psuh2. 'B' 입력 push3. 'C' 입력 push4. 'D' 입력 push → full5. pop 출력6. pop 출력7. pop 출력8. pop 출력 → empty1. 초기상태wr_ptr == rd_ptr, empty = 1, full = 02. 'A' push   m..

Block RAM (BRAM): FPGA와 같은 프로그래머블 로직 장치 내부내장형 메모리 : FPGA 내부에 위치하여 고속 접근이 가능하다.크기 및 구성 : 18Kb 또는 36Kb 크기이며, 단일 포트 RAM, 듀얼 포트 RAM, FIFO 등으로 사용할 수 있다.용도 : 임시 데이터 저장, 버퍼링, 캐시 메모리 등 다양한 용도로 사용되며, 고속 데이터 접근이 필요한 곳에 주로 사용된다. 동기화 : FPGA의 클럭과 동기화되어 동작하며, 안정적인 데이터 저장 및 접근을 보장한다. write : memory에 저장한다.read : memory 주소의 Data가 바로 출력된다.SRAM: Static Ramdom Access Memory, 전원이 공급되는 동안 데이터가 유지되는 비휘발성 메모리이다. 구조 : 플..

input d가 1clk 뒤에 q로 나오도록 설계하였다. register.sv`timescale 1ns / 1psmodule register( input clk, input reset, input [31:0] d, output [31:0] q ); reg [31:0] q_reg;//, q_next; assign q = q_reg; always @(posedge clk, posedge reset) begin if (reset) begin q_reg   tb_register.sv`timescale 1ns / 1psinterface reg_interface; logic clk; logic reset..

system verilog test bench   num.sv`timescale 1ns / 1psmodule num ( input clk, input reset, input [15:0] num_in, output [15:0] num_out); reg [15:0] num_reg, num_next; assign num_out = num_reg; // register always @(posedge clk, posedge reset) begin if (reset) begin num_reg   tb_num.sv`timescale 1ns / 1psinterface num_intf; logic clk; logic reset; ..